MODUL 4 - SHIFT REGISTER & SEVEN SEGMENT
TUGAS PENDAHULUAN PERCOBAAN 1

1. Kondisi [Daftar Isi]
Pada percobaan 1, kami memilih kondisi 5 yakni buatlah rangkaian seperti gambar percobaan 1 dengan menggunakan D flip-flop dan output seven segment common katoda.


2. Gambar Rangkaian [Daftar Isi]

3. Video Simulasi [Daftar Isi]



4. Prinsip Kerja Rangkaian [Daftar Isi]
Ditinjau dari bahan yang digunakan dalam rangkaian di atas, maka dapat dilihat terdapat 8 buah saklar SPDT sebagai pengendali, 4 buah D flip-flop seri 4013 yang tersusun secara seri, sebuah gerbang AND, sebuah IC 74LS48 dan sebuah seven segment cathoda berwarna biru.

Sesuai datasheet, D flip-flop seri 4013 menggunakan ACTIVE HIGH sehingga SW1, SW2, SW3, SW4, dan SW7 harus dalam posisi mati atau berlogika 0 agar flip-flop tidak terset atau tereset. Posisi SW6 tetap berlogika 1 untuk memberikan input, serta posisi SW7 tetap berlogika 1 untuk membantu menjadi variabel kedua dalam gerbang AND agar dapat dikalikan dengan sinyal clock dari SW8.

Susunan flip-flop dalam rangkaian ini adalah tipe Serial In Serial Out (SISO), di mana:
- Kaki Q dengan kaki D setiap flip-flop terhubung secara langsung (kecuali kaki D flip-flop pertama) sehingga inputnya akan masuk secara satu per satu, dan
- Kaki logic probe atau decoder terhubung dengan hubungan kaki Q dan kaki D sehingga hasilnya akan dikeluarkan satu per satu juga.
Anggap input yang akan diberikan adalah 1111, maka prosesnya adalah sebagai berikut:
- Pada clock ke-0, semua flip-flop terinisialisasi beroutput 0 karena belum ada input yang masuk. Hasil akhir dalam proses ini adalah 0000 (ditunjukkan oleh logic probe).
- Pada clock ke-1 berjalan dan input berupa logika 1 masuk ke flip-flop pertama. Hasil akhir dalam proses ini adalah 1000 (ditunjukkan oleh logic probe).
Pada clock ke-2 berjalan dan input berupa logika 1 masuk ke flip-flop pertama, sedangkan flip-flop kedua menerima output dari flip-flop pertama sebagai inputnya. Hasil akhir dalam proses ini adalah 1100 (ditunjukkan oleh logic probe).
- Pada clock ke-3 berjalan dan input berupa logika 1 masuk ke flip-flop pertama, dilanjutkan dengan flip-flop kedua yang menerima output dari flip-flop pertama sebagai inputnya dan flip-flop ketiga menerima output dari flip-flop kedua sebagai inputnya. Hasil akhir dalam proses ini adalah 1110 (ditunjukkan oleh logic probe).
- Pada clock ke-4 berjalan dan input berupa logika 1 masuk ke flip-flop kedua, dilanjutkan dengan flip-flop kedua yang menerima output dari flip-flop pertama sebagai inputnya, kemudian flip-flop ketiga menerima output dari flip-flop kedua sebagai inputnya, dan terakhir flip-flop keempat menerima output dari flip-flop ketiga sebagai inputnya. Hasil akhir dalam proses ini adalah 1111 (ditunjukkan oleh logic probe).

Di saat yang bersamaan, kita dapat melihat hasil setiap output yang ditunjukkan pada decoder. Logic probe memudahkan kita untuk menghitung apakah bilangan biner sama dengan angka yang tertera pada seven segment-nya dengan mempertimbangkan bahwa flip-flop pertama adalah Least Significant Bit (LSB) dan flip-flop keempat adalah Most Significant Bit (MSB) sehingga dapat diperiksa:
- 1000 dibalik menjadi 0001 = 1 dan sesuai
- 1100 dibalik menjadi 0011 = 3 dan sesuai
- 1110 dibalik menjadi 0111 = 7 dan sesuai
- 1111 dibalik menjadi 1111 = 15 dan seven segment mati

5. Link Download [Daftar Isi]
Unduh HTML blog ini di sini
Unduh file simulasi rangkaian di sini
Unduh video simulasi di sini