MODUL 3 - COUNTER
TUGAS PENDAHULUAN PERCOBAAN 1

1. Kondisi [Daftar Isi]
Pada percobaan 1, kami memilih kondisi 10 yakni buatlah rangkaian seperti gambar percobaan 1 dengan menggunkan D flip-flop dan output seven segment.

2. Gambar Rangkaian Simulasi [Daftar Isi]


3. Video Simulasi [Daftar Isi]

4. Prinsip Kerja Rangkaian [Daftar Isi]
Pada rangkain terdapat komponen-komponen utama berupa: saklar SW-SPDT, D flip-flop, decoder dan 7-Segment. Masing masing output D flip flop terhubung ke IC 74LS48 melalui setiap kaki Q. Sesuai prinsip counter asinkron yang clock tersedia hanya pada flip-flop pertama, maka aliran clock flip-flop mengikuti flip-flop sebelumnya (atau dianalogikan data sebelumnya).

Ketika D flip flop pertama menerima clock rise time dan input D berupa 1 (Q' bernilai 1), maka akan membuat Q bernilai 1 dan Q' bernilai 0. Karena clock D flip flop kedua menerima data 1 0 (bukan rise time) maka D flip flop kedua tidak akan mengeksekusi data sehingga Q = 0 dan Q' = 1. Clock D flip flop menerima data 1 1 (bukan rise time) sehingga tidak akan mengeksekusi data, sehingga Q = 0 dan Q' =1. Begitu juga dengan D flip flop ke empat. Sehingga data yang di peroleh 0 0 0 1 (D flip flop pertama LSB, D flip flop terakhir MSB). Data tersebut dikirim ke IC 74LS48 untuk dirubah ke 7-segment sehingga menampilkan angka 1. Berikutnya, clock berikutnya akan mempengaruhi secara bertahap dan terlihat hasilnya hitungan dari 0-9 sehingga rangkaian ini bersifat maju atau counter up.

5. Link Download [Daftar Isi]
Unduh HTML blog ini di sini
Unduh file simulasi rangkaian di sini
Unduh video simulasi di sini
Unduh datasheet 74LS48 di sini